來源:  http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?CnlID=10&cat=30&id=0000134347_WOQ2P3YI5WDWNT6PU5EVU&ct=2

PLL(Phase Lock Loop),照字面上解釋為鎖相迴路技術,此技術演進已有數十年歷史,以往多用來作為對產品、晶片時脈或頻率的精確控制。

基本上,任何有關頻率調諧,或是數位電子產品的時脈控制功能,都可使用PLL來設計頻率控制迴路,一方面簡化電路本身設計的複雜度,另一方面,也可增加精確性。

由於PLL技術層次並不高,加上應用範圍廣泛,因此台系類比IC設計業者幾乎人人都有PLL晶片產品線,主要用來搭配自家的電源管理(Power Management)IC及其他高階類比IC產品線,這幾年在同業價格競爭激勵下,PLL甚至被視為半買半相送的附贈品。

來源: http://www.digitimes.com.tw/tw/dt/n/shwnws.asp?CnlID=10&cat=30&id=0000095558_A8P6HA46E96O5GM77QC61&ct=2

PLL就是所謂的鎖相迴路合成器時脈產生器,此款時脈振盪器可提供更大的設計靈活性和可降低成本。通用的PLL合成器時脈元件一般需要外部晶體,並且提供額外特性,如1個以上的輸出和單晶體頻率倍數的輸出頻率。

與石英振盪器模組相似,PLL合成器輸出邊緣抖動或相位噪音是輸出精確性和精密度的一個獨立參數。PLL合成器輸出較晶體輸出參考訊號和抖動,會產生額外總抖動(RMS)。

對於特定的時脈應用頻率,採用PLL合成器時脈提供採用較便宜的晶體的可能性,與相同應用的石英振盪器模組相較,可以工作在一些較低的諧波頻率上。一般較高頻率的石英振盪器較為昂貴,而且供貨週期較長。用PLL合成器代替石英振盪器模組可以縮短供貨週期並簡化材料清單。

採 用幾個晶體振盪器模組的設計可以分析其更高諧波頻率。如果此更高諧波頻率代由PLL合成器產生,然後進行分頻,那麼所需的訊號頻率可以由PLL合成器中的 每個時脈接收器使用,而不需要1個或多個石英振盪器模組。這樣就節約了多個石英晶體振盪器模組的成本,同時空出更多面積。

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